Soutenance de thèse intitulée « Durcissement matériel/logiciel d’un processeur pour le contrôle de l’intégrité du flot d’exécution »

J’ai le plaisir de vous inviter à ma soutenance de thèse intitulée « Durcissement matériel/logiciel d’un processeur pour le contrôle de l’intégrité du flot d’exécution.« Elle aura lieu le mardi 05 septembre 2023 à 9h dans l’amphithéâtre 1 du Centre Microélectronique de Provence Georges Charpak, 880 route de Mimet, F-13541 Gardanne cedex.

Le jury sera composé de :

La complexité de plus en plus importante des systèmes embarqués s’accompagne d’un fort corollaire sécuritaire : le niveau de sécurité des systèmes doit aussi croître puisque de nouvelles attaques tirent profit de failles matérielles et/ou logicielle. Parmi ces menaces, les attaques dites « physiques » sont considérées comme particulièrement sérieuses et puissantes pour attaquer la confidentialité, l’intégrité et l’authenticité des systèmes. Traditionnellement, la recherche sur les analyses par canaux cachés (« side-channel ») ou par perturbation (« fault injection ») ont porté sur des primitives cryptographiques. Mais récemment, les attaques par perturbation ont permis de s’attaquer à l’intégrité de l’exécution d’un programme élargissant le spectre des applications sujettes à ces attaques (bootloader, mise à jour de firmware, etc.).

Les contre-mesures conçues durant ma thèse permettent de vérifier qu’un programme est correctement exécuté et non altéré par ces attaques. Leurs conceptions sont faites en suivant une approche de co-conception logicielle et matérielle et en tenant compte des interactions possibles entre la micro-architecture ouverte du processeur RISC-V et la versatilité du développement logiciel (code dédié, stratégie de compilation, etc.). Les résultats de ma thèse démontrent l’efficacité de ces contre-mesures développées pour la vérification de l’intégrité du flot de contrôle, de l’intégrité du code et de l’intégrité d’exécution des instructions des programmes sur un processeur RISC-V contre les injections de fautes. Ces solutions sont basées sur un module conçu par la communauté RISC-V qui est le Trace Encodeur. Plusieurs solutions ont été proposées avec une granularité et des caractéristiques différentes. Par rapport aux solutions existantes dans l’état de l’art, nos solutions ne nécessitent aucune modification de la chaîne de compilation RISC-V ou du code de l’utilisateur.

Bien cordialement,
Anthony ZGHEIB

— English version —

Dear all,It is my pleasure to invite you to my PhD defense entitled: « Enhance the processor microarchitecture to check the integrity of the program execution flow with a hardware/software codesign approach. »

The defense will take place on Tuesday, September 05, 2023 at 9 am in amphitheater 1 of the Centre Microélectronique de Provence Georges Charpak, 880 route de Mimet, F-13541 Gardanne cedex.

The jury will consist of:

Abstract:The increasingly complex nature of embedded systems is accompanied by a strong security requirement: the security level of systems must grow to counter new attacks that exploit hardware and/or software vulnerabilities. Among these threats, the so-called ‘physical’ attacks are considered particularly serious and potent in targeting the confidentiality, integrity, and authenticity of systems. Traditionally, research on side-channel analysis and fault injection has focused on cryptographic primitives. However, recently, fault attacks have been used to compromise the integrity of program execution, broadening the spectrum of applications susceptible to such attacks (bootloaders, firmware updates, etc.).

The countermeasures developed during my thesis enable the verification of whether a program is executed correctly and remains not tampered by these attacks. Their designs are approached using a co-design strategy that involves both software and hardware, taking into account potential interactions between the open micro-architecture of the RISC-V processor and the flexibility of software development (dedicated code, compilation strategy, etc.). The results of my thesis demonstrate the effectiveness of these countermeasures in verifying the integrity of the control flow, the code integrity, and the execution integrity of program instructions on a RISC-V processor against fault injections. These solutions are based on a module designed by the RISC-V community, known as the Trace Encoder. Several solutions with different levels of granularity and characteristics have been proposed. In comparison to existing solutions in the state of the art, our solutions require no modifications to the RISC-V compilation toolchain or user code.

Sincerely yours,
Anthony Zgheib