Laboratoire/Entreprise : Thales Research & Technology Palaiseau / Lab-STICC Brest
Durée : 3 years
Encadrement : Hadi Saoud (TRT) et Prof. Arnaud Tisserand (Lab-STICC Brest / ENSTA Bretagne)
Lien pour postuler : Postuler ici
Date limite de publication : 2023-12-31
Contexte :
Récemment, un nouveau type de réseaux de neurones nommé « Transformer » a révolutionné les applications de traitement du langage naturel. Ce sont ces réseaux que l’on retrouve au cœur de BERT ou GPT. Depuis, plusieurs travaux ont permis d’adapter ces réseaux aux données issues de capteurs optiques, de radars ou de LiDAR, là aussi avec un gain en performance significatif par rapport à l’état de l’art et les réseaux convolutifs.
Cependant, une des difficultés d’exploitation de ces réseaux Transformer est l’absence d’accélérateurs dédiés : l’accélération se fait principalement via GPU, ce qui limite leurs utilisations dans des environnements embarqués (e.g. drones, capteurs intelligents, objets connectés, …). Or, les FPGA représentent des solutions intéressantes pour accélérer les applications embarquées à fortes contraintes temporelles et énergétiques, ceci grâce à leurs nombreux atouts (e.g. composants reconfigurables, rapport performance/consommation, faible latence, …).
Sujet :
L’objectif de cette thèse est de poser les bases d’un accélérateur FPGA innovant pour réseaux de neurones Transformers, ce qui permettrait d’intégrer ces réseaux dans une multitude d’applications embarquées, permettant de nouvelles utilisations des Transformers dans des domaines variés comme les télécommunications, l’aéronautique ou le spatiale.
Profil du candidat :
Diplômé d’une grande école d’ingénieur ou d’une formation équivalente (Bac+5) spécialisée dans les architectures de calcul, en systèmes embarqués ou en électronique numérique.
Formation et compétences requises :
Votre formation vous a permis d’acquérir les compétences suivantes :
– Architectures de calcul et architectures microprocesseur.
– Techniques d’optimisation (e.g. pipelining, parallélisation, vectorisation).
– Implémentation pour environnement embarqué (microcontrôleur et/ou FPGA).
– Développement et simulation FPGA en VHDL, (System)Verilog ou autre.
Des compétences/connaissances en intelligence artificielle sont un plus.
Bon niveau d’anglais requis.
Adresse d’emploi :
Le doctorant sera basé sur le site de Thales R&T à Palaiseau (91) et devra faire des déplacements ponctuels au Lab-STICC à Brest. Les déplacements seront organisés selon les besoins de la thèse.
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