Paris
21/11/2016

En collaboration avec le GT « Test & Tolérance de SOC/SIP », l’objectif de cette journée est de mettre en avant les problématiques de la tolérance aux fautes, de la fiabilité et de la sécurité des circuits FPGAs.

Programme

10h30 : Reliability limits of Triple Modular Redundancy implemented in SRAM-based FPGAs: heavy-ion results vs. prediction

Raoul Velazco – TIMA

11h30 : Conception d’un FPGA tolérant aux défauts

Lirida Naviner – Telecom ParisTech

14h00 : Conception d’un FPGA personnalisé en arbre, robuste face aux attaques par canaux auxiliaires

Jean-Luc Danger – Telecom ParisTech

15h00 : Efficient Use of Block RAMs in FPGAs for secure cryptography.

Sylvain Guilley – Secure IC / Telecom ParisTech

 

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